diff --git a/README.MD b/README.MD
index c12b231..c7c7c2c 100644
--- a/README.MD
+++ b/README.MD
@@ -31,3 +31,12 @@ din7seg.v - дополнительный модуль для подключен
 На данный момент проект довольно сырой, уверен, что могут возникать ошибки в работе. Поэтому, используйте его как есть на свой страх и риск.
 
 Если Вам понравился мой проект, не поленитесь поддержать его звёздочкой (лайком).
+
+22.09.23
+Исправил модуль UART RX (точнее, скопировал из примера https://nandland.com/uart-serial-port-module/, да простит меня автор за плагиат), так как моя реализация работала нестабильно и отловить ошибку я так и не смог.
+
+Добавил поддержку "прошивки" HEX файла в ROM "на лету" без перекомпиляции всего проекта. Для прошивки необходимо:
+1 - заменить в проекте модуль DUAL PORT ROM на DUAL PORT RAM, аналогичного объёма и ширины шины данных, можно также его инициализировать какой-либо прошивкой.
+2 - подключить ПЛИС через USB-UART переходник к сигналу uart_rx (uart_tx не обязательно), запустить программу "SoftAVRLoader" (в папке software), выбрать скорость UART (11520 по умолчанию), COM порт, нажать кнопку "Connect", выбрать HEX файл, зажать кнопку rst на своей плате и, удерживая rst, нажать кнопку "Write", дождаться окончания прошивки и отпустить rst.
+Файлы проекта обновлены только в папке Altera, на Xilinx я пока ещё не проверял, но, думаю, должно работать. Достаточно изменить файлы проекта, аналогично альтеровским, не забывая про положительную полярность сигнала clock блочной памяти Xilinx.
+Теперь для отладки прошивки нет необходимости перекомпилировать проект целиком с заменой файла инициализации ROM.