diff --git a/corsair/templates/regmap_verilog.j2 b/corsair/templates/regmap_verilog.j2 index 1fbf113..559754f 100755 --- a/corsair/templates/regmap_verilog.j2 +++ b/corsair/templates/regmap_verilog.j2 @@ -253,7 +253,7 @@ assign {{ sig_csr_rdata(reg) }}{{ range(bf.lsb - 1, tmp.last_bit) }} = {{ zeros( {% endif %} {% set tmp.last_bit = bf.msb + 1 %} {% endfor %} - {% if config['data_width'] - 1 > tmp.last_bit %} + {% if config['data_width'] > tmp.last_bit %} assign {{ sig_csr_rdata(reg) }}{{ range(config['data_width'] - 1, tmp.last_bit) }} = {{ zeros(config['data_width'] - tmp.last_bit) }}; {% endif %} diff --git a/corsair/templates/regmap_vhdl.j2 b/corsair/templates/regmap_vhdl.j2 index 7516aa6..642c4dd 100644 --- a/corsair/templates/regmap_vhdl.j2 +++ b/corsair/templates/regmap_vhdl.j2 @@ -362,7 +362,7 @@ begin {% endif %} {% set tmp.last_bit = bf.msb + 1 %} {% endfor %} - {% if config['data_width'] - 1 > tmp.last_bit %} + {% if config['data_width'] > tmp.last_bit %} {{ sig_csr_rdata(reg) }}{{ range(config['data_width'] - 1, tmp.last_bit) }} <= {{ zeros(config['data_width'] - tmp.last_bit) }}; {% endif %}