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Processeur.circ
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<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="3.5.0" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="facing" val="west"/>
<a name="fanout" val="4"/>
<a name="incoming" val="1"/>
</tool>
<tool name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Probe">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Tunnel">
<a name="facing" val="south"/>
</tool>
<tool name="Pull Resistor">
<a name="facing" val="north"/>
</tool>
<tool name="Clock">
<a name="facing" val="north"/>
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<tool name="Constant">
<a name="value" val="0x0"/>
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<tool name="Ground">
<a name="facing" val="west"/>
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<tool name="Transistor">
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</lib>
<lib desc="#Gates" name="1">
<tool name="NOT Gate">
<a name="size" val="20"/>
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<tool name="AND Gate">
<a name="size" val="30"/>
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<tool name="OR Gate">
<a name="size" val="30"/>
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<tool name="PLA">
<a name="table" val=""/>
</tool>
</lib>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="T Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="J-K Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="S-R Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Counter">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
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<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
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<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
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<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="Nios2">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocBus">
<a name="SocBusIdentifier" val="0x000001851A2DF932215f0153"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
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<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
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<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
</tool>
</lib>
<lib desc="file#Ctl_SP_Address.circ" name="12"/>
<lib desc="file#Ctl_Shift_Add_Sub_Mov.circ" name="13"/>
<lib desc="file#Ctl_Opcode_Decoder.circ" name="14"/>
<lib desc="file#Ctl_Load_Store.circ" name="15"/>
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<lib desc="file#Controller.circ" name="19"/>
<lib desc="file#logisim/banc_de_8_registres_de_32_bits.circ" name="20"/>
<lib desc="file#logisim/TD1.circ" name="21"/>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
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<mappings>
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<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
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<tool lib="8" name="Poke Tool"/>
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<tool lib="8" name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
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<a name="text" val=""/>
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<sep/>
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<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
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<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
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<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
<tool lib="1" name="NOR Gate"/>
<sep/>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Register">
<a name="appearance" val="logisim_evolution"/>
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</toolbar>
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<a name="radix" val="16"/>
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<comp lib="21" loc="(1320,840)" name="UAL"/>
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