From 9ec31078976f9d27534f39fa2f072944f0b0a8a6 Mon Sep 17 00:00:00 2001
From: dalance Module
// variable declaration
var r_data0: logic<ParamA>;
var r_data1: logic<ParamA>;
+ var r_data2: logic<ParamA>;
// value binding
let _w_data2: logic<ParamA> = i_data;
@@ -292,6 +293,12 @@
Module
r_data1 = r_data0;
}
+ // clock and reset can be omitted
+ // if there is a single clock and reset in the module
+ always_ff {
+ r_data2 = r_data1;
+ }
+
assign o_data = r_data1;
}
diff --git a/nightly/book/05_language_reference/06_declaration/03_register.html b/nightly/book/05_language_reference/06_declaration/03_register.html
index 36973a6d..9d51c4fa 100644
--- a/nightly/book/05_language_reference/06_declaration/03_register.html
+++ b/nightly/book/05_language_reference/06_declaration/03_register.html
@@ -260,12 +260,14 @@ Register
If if_reset
is used, always_ff
must have reset variable.
if_reset
can be conceal reset porality and synchronisity.
The actual porality and synchronisity can be configured through [build]
section of Veryl.toml
.
If there is a single clock and reset in the module, clock and reset specification can be omitted.
module ModuleA (
i_clk: input clock,
i_rst: input reset,
) {
var a: logic<10>;
var b: logic<10>;
+ var c: logic<10>;
always_ff (i_clk) {
a = 1;
@@ -278,6 +280,14 @@ Register
b = 1;
}
}
+
+ always_ff {
+ if_reset {
+ c = 0;
+ } else {
+ c = 1;
+ }
+ }
}
diff --git a/nightly/book/ja/02_features.html b/nightly/book/ja/02_features.html
index 36469bb3..66dfd0bb 100644
--- a/nightly/book/ja/02_features.html
+++ b/nightly/book/ja/02_features.html
@@ -370,7 +370,7 @@ クロックの極性やリセットの極性と同期性を構文上指定する必要はなく、ビルド時の設定で指定することができます。これにより同じVerylのコードからASIC向けの負極性・非同期リセットとFPGA向けの正極性・同期リセットのそれぞれのコードを生成することができます。
-さらに、明示的な clock
と reset
型により、レジスタへのクロック・リセット接続が正しく行われているかどうかを確認することができます。
さらに、明示的な clock
と reset
型により、レジスタへのクロック・リセット接続が正しく行われているかどうかを確認することができます。モジュール内にクロックとリセットが1つだけの場合、レジスタへの接続を省略することもできます。
クロックの極性やリセットの極性と同期性を構文上指定する必要はなく、ビルド時の設定で指定することができます。これにより同じVerylのコードからASIC向けの負極性・非同期リセットとFPGA向けの正極性・同期リセットのそれぞれのコードを生成することができます。
-さらに、明示的な clock
と reset
型により、レジスタへのクロック・リセット接続が正しく行われているかどうかを確認することができます。
さらに、明示的な clock
と reset
型により、レジスタへのクロック・リセット接続が正しく行われているかどうかを確認することができます。モジュール内にクロックとリセットが1つだけの場合、レジスタへの接続を省略することもできます。